AMD Zen 6处理器革新设计，D2D互连带来能效与延迟双突破

AMD Zen 6处理器预计将采用全新的D2D互连设计，这将带来能效和延迟方面的重大突破，这一创新设计有望显著提高处理器的性能，同时保持高效的能源利用率，该设计将注重减少数据传输延迟，提升处理器的响应速度和整体性能表现，AMD的这项新技术将为计算机硬件领域带来革命性的进步。

　　AMD预计将会在明年发布下一代Zen 6架构处理器，尽管依旧将会采用AM5接口，但是预计将会带来进一步升级。目前海外视频博主High Yield透露了下一代产品的更多技术细节，AMD计划在Zen 6中引入一项全新的D2D（Die-to-Die）互连技术，以取代自Zen 2以来长期使用的SERDES PHY方案。这一转变旨在显著优化能效并降低通信延迟，而该技术实际上已在开发中的Strix Halo APU上进行了成功验证。

　　在现有SERDES方案中，数据需要在CCD芯粒边缘经过串行化与解串行化处理，跨封装传输至I/O芯片，此过程伴随时钟恢复、均衡及编解码等操作，带来了可观的能耗开销与额外延迟。随着NPU等新型模块的集成，芯片间通信对带宽与实时性的要求日益提升，传统SERDES已逐渐成为瓶颈。

　　Strix Halo APU作为新互连技术的试验平台，采用了台积电的InFO-oS（集成扇出型封装 on Substrate）与重分布层（RDL）技术。其核心变革在于以“海量布线”（Sea-of-Wires）方式，在中介层布置大量细并行导线，形成宽并行端口通信。通过移除SERDES模块，改用矩形微型焊盘阵列直接传输数据，实现了无需串并转换的直接通信，从而在降低功耗与延迟的同时，能够通过扩展端口数量灵活提升带宽。

　　然而，这种新方法也带来了设计上的挑战：多层RDL的工艺复杂度更高，且芯片底部区域需优先用于扇出布线，对布线资源分配提出了新要求。尽管如此，业界普遍预期，Strix Halo所验证的互连理念将在Zen 6中全面应用，为处理器能效与性能的平衡注入新动力。结合此前消息来看，Zen 6系列中面向主流桌面的“Medusa Ridge”处理器，IOD将采用台积电N3P制程。与此同时，适用于桌面、移动平台及标准版EPYC “Venice”服务器的12核CCD芯片，以及EPYC专用的高密度32核Zen 6c CCD芯片，均将采用更先进的N2P工艺。针对移动平台的单芯片APU “Medusa Point”中低端型号也将使用N3P技术。